CPO（Chiplet Package on Substrate）技术通过高密度芯片集成解决了传统 CPU/GPU 的带宽瓶颈与散热问题，但对 PCB 叠层结构与阻抗控制提出了突破性要求。本文从 CPO PCB 的技术特性出发，拆解叠层设计的材料体系、层压逻辑、电源分布及阻抗控制的核心参数，结合行业典型制造难点，为研发工程师与采购决策者提供设计验证与供应商选择的关键判断标准。

一、CPO PCB 的技术背景与设计需求变革

1.1 什么是 CPO PCB？

CPO 是 Chiplet 技术的关键封装载体，将多个独立芯片（如 CPU、GPU、AI 加速芯片）通过高密度 PCB 基板实现互联，通过共享电源、时钟与数据通道，替代传统 “单芯片 + 主板” 架构。其核心价值在于：

带宽提升：Chiplet 间通过 PCB 的高速通道实现 “芯粒互联”，带宽从传统 2.0Tbps 跃升至 4Tbps 以上；

散热优化：多芯片分散在 PCB 上，避免单点过热；

成本降低：省去复杂的芯片级封装，缩短研发周期。

1.2 为什么叠层与阻抗设计成为 CPO PCB 的核心？

传统 PCB（如消费电子、汽车电子）的叠层设计以 “信号层 + 电源 / 地平面” 为主，而 CPO PCB 需同时满足三类极端需求：

高密度互联：单 CPO 模块可能集成 20 + 芯片，需在有限板面积内实现 500 + 过孔 / 通道；

高频高速：Chiplet 间信号传输速率达 40Gbps 以上，要求 PCB 具备低损耗、低串扰特性；

多域协同：信号层需支持不同频率（如 DDR5 的 3200MHz、PCIe 5.0 的 8GT/s），电源层需同时承载多芯片动态供电。

因此，叠层设计的 “层间结构兼容性” 与阻抗控制的 “全频段一致性”，直接决定 CPO 模块的信号完整性（SI）与电源完整性（PI）。

二、CPO PCB 叠层设计全解析

2.1 材料体系：从 “单一 FR-4” 到 “多层混合材料”

CPO PCB 叠层设计的材料选择需平衡信号传输、散热与成本，典型组合包括：

信号层：Rogers 4350B（εr=3.38，损耗低至 0.0025dB/mm@10GHz）、PTFE（如 Teflon）或 Arlon AD250（高频场景）；

电源 / 地平面：常规 FR-4（εr=4.2），通过 “埋地平面 + 盲埋孔” 实现高密度电源分配；

特殊层：铝基导热层（厚度 0.1-0.2mm），解决芯片级散热需求。

设计难点：不同材料的介电常数（εr）差异会导致信号传输路径的 “阻抗不连续”，需通过层压顺序（如 “PTFE 信号层 + FR-4 地平面” 交替排列）或材料过渡设计（如梯度介电层）避免。

2.2 层结构设计：“信号 - 电源 - 地” 的动态平衡

CPO PCB 叠层需同时优化 “信号质量” 与 “电源稳定性”，典型层结构包括：

表层：2-4 层高频信号层（支持 PCIe、DDR 等高速通道）；

内层：电源层（VCC）与地平面（GND）交替分布，每层厚度控制在 1-2mil（25-50μm），确保电源纹波 < 50mV；

过孔设计：采用激光微孔（直径 < 0.15mm）与阶梯埋孔结合，实现芯片间 3D 互联。

关键参数：层压次数需≤12 次（避免多次压合导致树脂迁移），总层数≥20 层（普通高多层板仅 12-16 层）。

2.3 电源分布网络（PDN）：从 “均匀供电” 到 “动态调谐”

CPO PCB 的电源设计需应对芯片级动态供电需求：

电压域分离：将核心供电（如 1.0V）与 I/O 供电（如 3.3V）通过不同平面隔离，避免干扰；

散热过孔：在高功率芯片下方设置 “散热过孔”（直径 0.3mm，孔铜厚 10μm），将热量导出至 PCB 边缘；

DFM 验证：需在设计阶段通过仿真（如 HyperLynx）验证 PDN 的阻抗特性，确保功率传输效率 > 95%。

三、CPO PCB 阻抗设计关键点

3.1 阻抗类型与应用场景

CPO PCB 的阻抗设计需根据传输线类型选择匹配参数：

微带线（Surface Trace）：信号层暴露在空气中，典型阻抗 50Ω（如 PCIe 5.0 差分对），线宽 W=0.35mm（t=0.035mm），εr=3.38；

带状线（Buried Trace）：信号层被地平面包裹，阻抗控制更稳定，常用 80Ω（如 DDR5 的差分时钟线）；

共面线（Coplanar）：信号层两侧为地平面，适用于高速射频场景（如毫米波雷达）。

设计逻辑：不同阻抗类型的损耗差异显著，带状线在 100GHz 以下损耗比微带线低 10%-15%，但层间对位精度要求更高（±0.05mm）。

3.2 线宽 / 间距 / 厚度的匹配关系

阻抗控制的核心公式（微带线）：

设计误区：盲目追求 “最小线宽” 会导致加工难度剧增。例如，CPO PCB 50Ω 阻抗线宽需≥0.3mm（常规 FR-4 板材），若采用 PTFE 材料（εr=2.1），线宽可缩小至 0.2mm，但蚀刻良率会从 95% 降至 85%。

3.3 过孔对阻抗的影响

CPO PCB 过孔设计直接决定阻抗连续性：

残桩控制：过孔残桩长度需≤0.05mm（激光钻孔可实现），否则会导致阻抗不连续 > 5%；

阻抗过渡：过孔需设计 “阶梯阻抗”（如表层微带线→内层带状线），通过渐变线宽或增加接地过孔补偿；

孔铜厚度：内层过孔孔铜厚需≥10μm，避免大电流下温升超过 10℃。

四、设计与制造的协同：从图纸到量产的关键验证

4.1 可制造性设计（DFM）要求

CPO PCB 的制造需解决三大难点：

多层对位：≥20 层板的层间对位精度需≤±0.03mm（常规 PCB 为 ±0.05mm），需通过激光定位 + CCD 检测；

盲埋孔良率：CPO PCB 盲埋孔占比 > 60%，需采用 “激光 + 机械钻孔” 复合工艺，良率需稳定在 98% 以上；

材料兼容性：不同材料热膨胀系数（CTE）差异需≤10ppm/℃，避免压合后板翘曲 > 0.5°/100mm。

4.2 工程验证流程

CPO PCB 设计完成后，需通过三阶验证：

仿真验证：用 HyperLynx 或 SIwave 仿真阻抗连续性、串扰、眼图，重点关注 “3200MHz DDR5+112Gbps PCIe” 混合场景；

样板打样：生产周期需≤7 天（含测试），需同时验证材料、层压、阻抗一致性；

量产爬坡：量产前需通过 “小批量试产（100 片）” 验证生产良率（目标≥95%），并优化 DFM 参数。

五、聚多邦在 CPO PCB 设计中的能力匹配

5.1 技术能力支撑

聚多邦已具备以下 CPO PCB 关键制造能力：

高多层与高密度制造：支持 20-40 层 CPO PCB 制造，内层线宽 / 间距最小可达 0.15mm/0.15mm（±0.01mm），过孔直径 0.12mm；

高频材料加工：可生产 Rogers 4350B、PTFE 等高频基材 CPO PCB，10GHz 下信号损耗≤0.3dB/cm；

阻抗控制体系：通过 “仿真 + 实打样 + 实测” 三阶验证，阻抗控制精度达 ±2Ω（行业平均 ±5Ω）。

5.2 适配场景与服务

针对 CPO 模块研发与量产需求，聚多邦可提供：

定制化叠层方案：根据 Chiplet 数量、通道类型、散热需求设计专属层结构；

快速打样服务：样板周期≤5 天（含阻抗测试），支持 1-10 片小批量验证；

全流程工程支持：提供 DFM 优化、材料选型建议、量产良率保障方案。

六、FAQ：CPO PCB 叠层与阻抗设计常见问题

Q1：CPO PCB 叠层设计中，信号层与电源层的间距有何标准？

A：需根据信号频率调整，40Gbps 以下信号层与电源层间距≥2h（h 为介质厚度），40Gbps 以上需≥3h（如 10mil 介质厚度，间距≥30mil），避免串扰 > 10%。

Q2：不同 Chiplet 间的阻抗匹配差异大吗？如何统一设计？

A：差异显著，例如 CPU 与 AI 芯片的阻抗需求分别为 50Ω（PCIe）与 90Ω（差分时钟），需通过 “阻抗渐变线” 或 “多阻抗平面” 设计实现兼容。

Q3：CPO PCB 的叠层设计能采用 FR-4 替代高频材料吗？

A：可部分替代，但需牺牲带宽与信号完整性。例如，FR-4 在 10GHz 下损耗比 Rogers 4350B 高 30%，仅建议用于低频（<200MHz）、低功耗 Chiplet 互联。

七、结论：CPO PCB 设计需 “以技术为锚，以制造为基”

CPO PCB 叠层与阻抗设计是芯片集成时代的核心技术门槛，其难点不仅在于参数计算，更在于 “设计 - 仿真 - 制造 - 验证” 的全链路协同。对研发与采购人员而言，选择供应商时需重点考察：高频材料加工经验、高多层对位精度、阻抗测试能力。聚多邦通过 20 层 + 高密度制造、高频材料应用与严格的 DFM 验证体系，已为多家 Chiplet 方案商提供稳定的 PCB 支撑，助力客户实现从 “图纸设计” 到 “量产落地” 的高效转化。