据快科技与凤凰网报道，NVIDIA已正式向中国客户开放其首款自研Arm架构服务器CPU——Vera的订单通道，最快将于2026年8月交付。该产品基于ARMv9.2-A Olympus架构，最高88核176线程，NVLink-C2C互联带宽达1.8TB/s，并已在中国云厂商中进入超过300台服务器测试阶段。这意味着，在GPU持续主导AI算力架构的同时，CPU侧也开始被纳入NVIDIA的系统级布局。从单一GPU加速，到CPU+GPU协同计算，AI服务器架构正在发生新一轮重构。

从GPU扩展到CPU：AI算力基础设施进入“双芯片中心化”时代

过去几年，AI服务器的核心关注点始终集中在GPU及其配套高速互联架构上，但Vera CPU的出现正在改变这一结构。CPU不再只是“调度中心”，而是直接参与智能体任务执行与数据处理路径优化的一部分。这意味着服务器内部计算链路正在从“GPU主导”转向“CPU+GPU协同驱动”。Vera CPU单芯片最高88核规模，以及1.8TB/s的NVLink-C2C互联能力，使其具备与GPU系统深度耦合的能力。这种架构变化，会接改变服务器主板的设计逻辑与PCB层级结构。从系统角度看，PCB不再只是连接载体，而是算力协同的物理基础。

PCB复杂度跃升：16–24层服务器主板成为新常态

随着Vera CPU进入数据中心部署，每台服务器需要同时承载CPU、GPU、内存与高速互联芯片。这将推动服务器主板向更高层数发展，16–24层高多层PCB逐渐成为主流配置。PCB设计不再只是布线问题，而是系统级信号完整性工程。在这种架构下，高速信号路径显著增加，NVLink-C2C等超高速链路对阻抗一致性提出更严格要求。同时CPU与GPU之间的高速数据交换，也要求PCB具备更低损耗与更稳定的介电特性。这对材料体系、层叠结构与加工精度形成系统性挑战。

高速互联驱动制造升级：从“能做”到“必须极稳”

服务器级PCB的核心矛盾正在变得更加明确：不仅要支持高速信号，还要在7×24小时运行下保持长期稳定。Vera CPU带来的1.8TB/s互联带宽，本质上是对PCB损耗控制与信号完整性的极限压测。任何微小阻抗偏差，都可能在高速链路中被放大为系统级误差。因此，高频高速PCB正在从“选配能力”转变为“基础能力”。HDI结构、精细线宽线距以及多层对准精度，都成为服务器主板设计的标配要求。制造端能力差距，将直接决定能否进入下一代AI服务器供应链。

从单点突破到系统升级：服务器PCB价值量持续上移

Vera CPU的加入，使得服务器PCB需求从“GPU驱动单中心结构”扩展为“CPU+GPU双中心结构”。这不仅增加了PCB用量，更提升了单板价值密度与工艺复杂度。在AI算力持续增长的背景下，PCB正在从传统电子基础件升级为核心算力基础设施的一部分。尤其是在云厂商加速部署AI集群的背景下，服务器主板更新周期明显缩短。这将进一步提升PCB在数据中心建设中的采购频率与技术门槛。行业整体进入“高频迭代+高复杂度+高可靠性”三重叠加周期。

聚多邦能力适配：AI服务器PCB的工程级制造支撑

面对Vera CPU带来的服务器架构升级，PCB制造能力的关键在于高多层稳定性与高速信号控制能力。聚多邦具备2–16层高多层PCB制板能力，可覆盖主流服务器主板结构需求。同时支持HDI与差分阻抗±5%控制能力，适配高速互联场景下的信号完整性要求。在制造工艺方面，通过VCP垂直连续电镀工艺提升厚径比通孔一致性，保障多层互联可靠性。结合SMT贴片与PCBA一站式交付能力，可缩短从打样验证到批量交付的整体周期。在AI服务器快速迭代周期中，这种工程协同能力成为缩短客户产品落地时间的关键。

结语：CPU回归战场，PCB进入算力基础设施核心层

Vera CPU的入华交付，不只是一次产品发布，更标志着AI服务器架构进入“CPU+GPU双核心时代”。在这一变化中，PCB从幕后连接件进一步走向算力系统的基础承载层。未来竞争不再只是算力芯片本身，而是围绕整个服务器架构的工程制造能力竞争。