博通3nm DSP支撑1.6T光互连：速率越高，PCB上的每一毫米为什么越难？

9月22日，ECOC 2026期间，博通展示面向AI数据中心互联的3nm 1.6T光DSP PHY方案，可兼容可插拔光模块与CPO架构。同期，MACOM展示3.2T光互连方案，Semtech也将224G TIA及驱动器推向NPO、CPO等应用。高速光互连正在从800G继续向1.6T、3.2T推进。

对PCB产业来说，真正值得关注的不是数字又翻了一倍，而是一个越来越现实的问题：信号速率越高，电信号在PCB上多走一段距离，付出的损耗代价就可能越大。

1.6T来了，PCB为什么不能只负责“把线连上”？

AI服务器集群需要GPU之间高速交换大量数据，交换机与光模块承担着关键的数据传输任务。

在传统可插拔光模块中，数据从交换芯片出来后，需要经过PCB走线、连接器到达光模块，再完成电光转换。

速率较低时，这段电连接相对容易处理。但进入高速SerDes时代后，PCB走线本身就成为信号通道的一部分。

材料的介电损耗、铜箔粗糙度、线路结构、过孔和连接器，都会影响信号传输。

所以，1.6T光互连对PCB提出的问题已经不是简单的“通不通”。

线路导通只是起点，信号到达终点时还剩下多少质量，才是高速PCB真正需要解决的问题。

材料损耗越来越敏感，制造偏差也会被放大

高速PCB为什么越来越强调低损耗材料？

可以把高速信号理解成一辆高速行驶的汽车。道路越粗糙、距离越长，能量损耗就越明显。

PCB也是类似逻辑。

基材的介电损耗、铜箔表面状态都会影响高速信号。因此，在1.6T光模块和高速交换设备中，需要结合具体通道速率、传输距离和设计结构选择相应的低损耗材料。

与此同时，制造端的线宽、线距、铜厚和介质厚度还共同影响阻抗。

设计文件里的阻抗值只是目标，真正生产出来以后，还要经历压合、线路蚀刻、电镀等多个环节。任何一个尺寸出现偏差，都可能改变最终电气性能。

这也是高速PCB制造越来越强调阻抗测试和制程一致性的原因。

聚多邦目前可提供高频高速PCB、1—40层多层板及1—5阶HDI制造，并可结合项目要求进行阻抗控制与DFM工程评审，同时衔接SMT及PCBA加工。对于高速互连项目，工程评审的价值就在于尽量提前发现叠层、线路、过孔和参考平面等制造问题，而不是等成品测试后再反复修改。

CPO/NPO为什么要把“光”搬到芯片附近？

ECOC 2026另一个明显趋势，是NPO和CPO被越来越多厂商提及。

原因之一其实很好理解：既然高速电信号在PCB上越走越难，那就想办法让它少走一点。

传统架构下，交换芯片与前面板光模块之间存在一段高速电连接。NPO把光引擎放到交换芯片附近，CPO则进一步提高光学器件与交换芯片的集成程度，从而缩短高速电信号需要经过的距离。

但这并不代表PCB变得不重要。

相反，当光引擎、高速芯片、电源和散热结构被集中到更有限的空间里，局部互连密度会继续提高，对精细线路、HDI、高速阻抗以及装配精度的要求也会跟着变化。

光学器件离芯片更近了，留给PCB解决问题的空间反而更小了。

PCB做完还不够，高速PCBA要面对更紧的装配窗口

高速光互连最终还是一个完整的电子系统。

DSP、驱动器、TIA、电源芯片以及其他器件需要完成贴装，才能形成可工作的PCBA。

器件密度提高后，PCB焊盘、锡膏印刷、贴装偏移和回流焊都会影响装配状态；高速信号区域还需要考虑器件焊盘、过孔和连接器带来的阻抗不连续。

因此，1.6T甚至3.2T带来的制造变化，并不能只靠“换一种更好的板材”解决。

材料、叠层、线路、过孔、阻抗以及SMT，需要放到同一条高速信号通道里考虑。

速率继续提高，PCB的价值正在从“连接”转向“控制损耗”

ECOC 2026的产品已经给出了清晰方向：MACOM展示了448Gbps/lane器件支持的3.2T光方案，1.6T产品则广泛进入224Gbps/lane级连接；Ethernet Alliance也在现场展示基于224G SerDes的1.6T互操作方案。

这对PCB产业真正重要的地方，不是1.6T之后还有多少个“T”。

而是每一次速率提高，都在压缩高速电信号能够容忍的损耗、反射和制造偏差。

过去，PCB更多被理解为“连接芯片的线路板”；进入高速光互连后，它越来越像整个信号链路的一部分。

下一阶段高速PCB制造真正争夺的，可能不是谁能把线路连接起来，而是谁能让信号经过材料、线路、过孔和装配之后，仍然尽可能保持设计所需要的传输状态。

当电信号在PCB上的每一毫米都开始变得更“昂贵”，低损耗材料、高密度互连、阻抗控制以及PCB与PCBA协同制造的价值，也会随之提高。