芯片封装做到6倍光罩，为什么服务器PCB也要跟着变难？

2026年上半年，盛合晶微实现营业收入34.07亿元，同比增长7.2%，其中芯粒多芯片集成封装业务收入占比达到53.66%。更值得关注的是，公司完成了6倍光罩超大尺寸硅桥芯粒多芯片集成方案的工艺开发，并继续完善2.5D、3DIC等先进封装技术平台。

6倍光罩听起来离PCB很远。

但如果把一颗AI芯片继续往外看，就会发现一个很有意思的变化：芯片内部的连接越来越密，封装越来越大，最终连接它的PCB也很难继续保持原来的样子。

一颗芯片装不下，就把多颗Chiplet连在一起

传统芯片不断依靠先进制程提高晶体管密度，但芯片尺寸、制造成本和良率都会受到限制。

Chiplet提供了另一条路径。

GPU、CPU、HBM以及其他功能芯粒可以通过2.5D、3DIC等方式进行高密度互连，不再要求所有功能都集中在同一颗大芯片里。

盛合晶微此次开发的6倍光罩硅桥方案，就是在更大的集成空间内连接更多芯粒。公司披露，该平台融合嵌入式硅桥、高密度TMV和多层高密度RDL等技术。

简单来说，过去追求的是“一颗芯片做得更强”，现在还可以通过把更多芯片连接得足够快来提升整体算力。

连接，正在成为AI硬件性能的一部分。

封装越来越大，PCB接住它反而更难

先进封装解决的是芯片之间怎么连接，但封装完成之后，还要安装到系统级PCB上。

这里才开始真正与PCB发生联系。

当高算力芯片集成更多Chiplet、拥有更多高速I/O接口时，PCB需要承接的高速信号、电源和接地连接也会增加。

一边是处理器和内存之间越来越高的带宽，一边是交换、网络以及其他高速接口，最终都会通过PCB继续向外连接。

于是服务器主板面临几个直接问题：线路更多了，信号速度更高了，留给布线的空间却没有同比增加。

解决办法往往不是简单把板面积做大，而是增加层数、提高互连密度，并使用更适合高速信号传输的材料和结构。

封装把芯片连得越来越密，PCB就必须把这些连接继续接出去。

高多层+高速，难点开始同时出现

到了AI服务器PCB，真正麻烦的是几个问题会叠加在一起。

首先是高多层。

线路增加以后，需要更多信号层、电源层和地层。层数增加，又会带来压合、层间对准、板厚和钻孔等制造难题。

其次是高速。

信号速率提高以后，PCB材料损耗、线路尺寸、铜箔粗糙度以及阻抗控制都会影响传输表现。部分高速通孔留下的Stub还可能干扰信号，因此需要通过背钻等方式进行处理。

如果局部区域还需要进一步提高布线密度，HDI、盲埋孔、盘中孔等结构也可能进入设计。

所以高算力PCB真正困难的地方，不是某一项参数特别高，而是高层数、高速信号和高密度互连开始同时出现在一块板上。

聚多邦目前可提供1—40层PCB及1—5阶HDI制造，并覆盖M6/M7、Rogers、PTFE等材料，以及背钻、盲埋孔、盘中孔和阻抗控制等工艺。对于AI服务器等复杂项目，制造重点也逐渐从单项能力转向材料、叠层、钻孔、线路和阻抗之间的协同。

先进封装和PCB，不是同一个赛道，却在解决同一道题

这里还有一个容易混淆的概念。

先进封装中的硅转接板、硅桥、RDL，以及ABF/BT封装基板，与传统系统级PCB并不是同一种产品，制造工艺和精度等级也存在明显差异。

但它们面对的技术方向却越来越接近：如何在有限空间里完成更多、更快的电气连接。

芯片内部依靠先进制程，芯粒之间依靠硅桥、RDL和封装基板，封装之外则继续交给高多层、高速PCB。

整个电子系统的互连链条，正在一起变密。

因此，盛合晶微完成6倍光罩硅桥方案的工艺开发，对PCB行业真正有价值的信号，并不是“PCB厂也要去做先进封装”，而是AI算力正在把高密度互连从芯片内部一路推向整个硬件系统。

下一阶段值得观察的，也不只是先进封装能做到多大。

当Chiplet数量增加、封装尺寸扩大、高速I/O继续增加之后，服务器主板究竟需要多少层、更低损耗的材料如何导入、HDI和背钻等复杂工艺会使用到什么程度，才会进一步决定PCB制造端的变化。

芯片越集成，连接反而越重要。

从6倍光罩的先进封装，到几十层的高速PCB，AI硬件正在把同一道题交给产业链的不同环节：怎样在越来越小的空间里，把越来越多的信号稳定地连起来。