时间表有分歧，但PCB制造的变革已经发生

2026年6月，CPO赛道迎来"冰火两重天"。一面是英伟达在Computex大会上正式宣布Spectrum-X CPO交换机全面量产，单端口1.6T功耗从30W降至9W；另一面是SemiAnalysis报告称CPO大规模导入或推迟至2028-2029年，摩根士丹利将2027年全球光引擎出货预期下调至600-700万颗，远低于市场此前讨论的2000-3000万颗。花旗则给出了相对中性的预测：2027年CPO交换机需求20.9万台、2028年69.1万台。

但无论时间表如何摇摆，一个不容忽视的事实是：CPO对PCB制造的要求，已经在发生根本性变化。从可插拔光模块到共封装光学，PCB制造的核心挑战正从"做好高速板"升级为"做好光电协同基板"——这条能力跃迁路径，不会因为量产节奏的调整而逆转。

从可插拔到CPO：PCB工艺的代际跨越

在可插拔光模块架构下，光模块是独立的PCB组件，通过OSFP/QSFP连接器插拔于交换机前面板。电信号从交换ASIC出发，经PCB铜线走行20-50cm到达光模块，再转换为光信号。此时对PCB的要求相对集中：阻抗控制、高速差分走线、低损耗材料选型——本质上还是一块"高速信号板"。

CPO架构则将光引擎通过2.5D/3D先进封装直接集成到交换芯片同一基板上，电信号路径从厘米级骤缩至毫米级（<10mm），系统光电互连功耗降低70%，单比特功耗从>10pJ/bit降至<1.5pJ/bit。但这意味着PCB不再是"承载连接器的电路板"，而是"光电共封装基板"——光波导与铜走线共存、光引擎与ASIC紧邻、散热与信号完整性深度耦合，制造难度呈指数级上升。

核心工艺挑战：四个维度的极限要求

光电协同布线： CPO基板需要光波导与铜走线共面设计，电学布线与光学通道在同一基板上协同布局。这对线宽精度提出极高要求，mSAP工艺需达到0.075mm（75μm）级线宽/线距，同时保证光波导区域的表面平整度不影响光耦合效率。传统PCB制造中电学布线与光学通道物理分离，CPO则要求"一步到位"的共面精度。

热管理： 光引擎功耗密度>10W/cm2，且紧贴发热量超1000W的交换ASIC，局部热流密度远超传统PCB的散热能力。PCB需采用嵌铜块（Copper Coin）或VC均热板（Vapor Chamber）方案，将热量从光引擎区域快速导出，同时保证光芯片对温度的极端敏感性——激光器波长漂移需控制在<0.1nm/℃——不被热冲击破坏。

高频信号完整性： 224Gbps PAM4信号下，奈奎斯特频率达56GHz，每毫米PCB走线都在吞噬信号裕量。阻抗需控制在100Ω±5%，插入损耗<1.5dB/inch@28GHz，过孔残桩（Stub）控制在≤20μm以避免谐振反射。这要求超低损耗基材（Df≤0.007）配合低轮廓铜箔（Rz≤1.5μm），以及背钻或盲孔工艺消除残桩。据行业实测，标准PCB走线在56GHz下损耗超过1.5dB/inch，224G链路端到端损耗预算仅35-40dB，留给PCB的空间极为有限。

共封装基板精度： CPO基板需采用高阶HDI Any-Layer架构，层间对位精度±25μm，微孔径75-125μm、深径比≤0.75:1。据行业数据，胜宏科技CPO高速载板已达到10阶30层HDI，良率70%-80%，可见工艺门槛之高。

工艺优化与量产实践：从验证走向爬坡

当前CPO基板量产正处于良率爬坡期。台积电COUPE平台采用Hybrid Bonding实现EIC与PIC的3D堆叠，良率突破65%；中际旭创1.6T CPO模块良率达95%——但这是模块层面数据，基板层面仍面临光电协同制造的良率挑战。ABF载板核心供应商味之素已宣布涨价30%，侧面印证高端基板供需缺口。可以预见，2026年以客户送样、小规模试点为主，2027年进入规模化放量窗口，基板制造能力将成为产业链最关键的交付瓶颈之一。

从"做板子"到"做光电共封装基板"

CPO对PCB行业的影响，不仅是层数从16层增至40-70层、材料从FR-4升级到超低损耗树脂，更是制造范式的根本转变——从单纯的电学布线制造，升级为光电协同、热-电-光联合仿真的系统级基板制造。未来PCB企业的核心竞争力，将取决于能否在HDI Any-Layer精度、阻抗管控、热管理方案和光电共面工艺上建立量产能力。

从可插拔到共封装，PCB制造的核心挑战正在从"做好高速板"升级为"做好光电协同基板"。像聚多邦这类具备高阶HDI Any-Layer量产经验、mSAP 0.075mm线宽能力、阻抗±5%管控（TDR 100%全测）与嵌铜均热板热管理方案的制造平台，正在帮助客户缩短从光模块验证到CPO基板量产的过渡周期。在CPO时间表仍有分歧的当下，提前布局光电共封装基板制造能力，才是穿越周期的不确定中的确定性。