6月12日，湖北江城实验室公布一项里程碑成果：完全自主研发的三维多层片上电容完成样品研制，电容密度突破1000nF/mm2，为传统平面MIM电容的50倍以上，占用芯片面积缩减90%。这项突破直接解决了AI芯片瞬时大电流下电压塌陷的"供电瓶颈"，也将深刻影响PCB供电层（Power Plane）的设计思路与制造工艺走向。目前该技术已与壁仞、沐曦等国产GPU企业完成对接测试，预计一年内实现批量配套供货。

为什么AI芯片"供电"比"算力"更急迫？

AI GPU在高负载运算时，瞬时电流可达数百安培，电压剧烈波动会导致芯片强制降频自保——算力释放不了，不是GPU核心不够快，而是"电供不上"。传统解决方案是在PCB供电层靠近芯片的位置大量铺设去耦电容（MLCC），通过PCB过孔与芯片电源引脚相连。但这条供电路径存在三大问题：一是PCB过孔寄生电感典型值0.5-1nH/孔，高频去耦效率受限；二是供电层需预留大量面积布设电容焊盘，挤压信号走线空间；三是为满足阻抗目标，供电层往往需要2-4层整层铜面，在20层以上高多层板中成本占比极高。

三维片上电容采用硅基深微孔立体堆叠结构，如同在晶圆内部搭建多层立体储能通道，将储能单元直接嵌入芯片封装内部。供电路径从"芯片→封装→PCB→MLCC"缩短至"芯片→片上电容"，距离缩短两个数量级，等效串联电感降低至传统方案的1/50以下，响应速度进入纳秒级。这意味着芯片不再需要依赖大量PCB外置去耦电容来实现高频稳压。

对PCB设计的三大影响

供电层"减负"但精度要求更高。 片上电容承担了高频瞬态去耦功能后，PCB层面的去耦电容数量可减少30%-50%，供电层从"大面积铜面+密集过孔"向"精细供电网络"转变。但剩余供电走线的阻抗控制更为严格，目标阻抗从传统的mΩ级向μΩ级推进，对铜厚均匀性和层间对位精度提出更高要求。IPC-2221B对供电层铜厚公差要求±10%，高端AI服务器板已收严至±5%，部分头部客户甚至要求±3%。

层数结构优化，信号层占比提升。 传统AI服务器主板通常需2-4层整层供电，在28-44层板中占比7%-14%。片上电容分担高频去耦后，供电层可压缩至1-2层，释放出的层资源可用于增加信号层数、降低层间串扰，或在同等层数下减薄总板厚，有利于高厚径比通孔电镀工艺。以32层AI服务器板为例，供电层从4层减至2层后，信号层占比从75%提升至81%，单板信号完整性和制造成本同步优化。

PCB供电完整性仿真从"板级"升级为"封装-板协同"。 片上电容参数需纳入封装级PI仿真模型，PCB供电网络设计不再是独立环节，而必须与封装设计协同优化。这对PCB厂商的DFM能力提出新要求——不仅要能做板，还要能参与封装-PCB联合仿真，提前识别供电谐振风险点。长电科技、通富微电等封测企业已与江城实验室达成合作，同步调整封装产线工艺适配新型片上电容，封装-PCB协同设计成为行业新范式。

聚多邦的技术储备

面对芯片级供电革新对PCB设计的深层影响，聚多邦已在多个维度做好准备：高多层2-16层制造能力覆盖AI服务器主板的复杂供电层结构；VCP垂直连续电镀确保铜厚均匀性CV值±5%，满足精细化供电走线对铜厚一致性的严苛要求；DFM前置评审团队可协助客户优化供电层布局与去耦策略，识别PI仿真盲区；100% FCT功能测试与TDR阻抗全测确保供电网络品质可控。从芯片供电到PCB供电，全链条协同才能释放AI算力的真正潜力。