最近我们做一款 AI加速卡核心板 的打样时，碰到了一次埋容埋阻的典型失效，整个过程印象特别深刻，值得分享。
背景
这块板子主要是给高频SerDes接口供电，芯片周边原本需要上百颗去耦电容。为了节省空间和降低寄生电感，我们决定将约 40% 的小容量去耦电容改为埋容，同时在差分线终端做了部分埋阻。板子叠层是 12 层，电源和地层对称设计。
问题出现
首批样板出来后，我们在PI/EMI测试中发现，电源噪声比预期高，而且部分高速链路眼图明显劣化。更糟的是，X射线检测显示几颗埋容层出现气泡或层间分层。
失效分析
压合温度控制不当：厂方在压合多层板时温度略高，埋容薄膜局部起泡，导致局部容量失效。
薄膜厚度不均：埋容材料厚度批差较大，导致有些点容量偏低，影响电源噪声响应。
埋阻阻值漂移：蚀刻精度稍有偏差，部分阻值漂移超过 ±10%，在差分终端形成不平衡，导致眼图劣化。
设计未留调试余量：部分去耦原本计划全埋，发现问题时无法临时加贴片电容，只能重新打样。
进行调整：
压合温度严格控制在材料厂推荐范围内，并在关键层增加预压。
对埋容薄膜厚度进行全板检测，剔除批差大的材料。
对埋阻进行在线阻值测试，保证阻值在 ±5% 内。
保留部分外部贴片去耦，用作调试和补偿。
经过上述调整后的二批样板，PI/EMI指标达到设计要求，眼图改善明显，埋容和埋阻性能稳定。
the end
400-852-8880
